Ingénieur en Physical Design

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Chez Kandou, nous redéfinissons l'économie des infrastructures d'IA. Notre mission est de démocratiser l'IA en réduisant considérablement le coût total de possession (TCO) des systèmes matériels — une barrière critique à une adoption évolutive.

Notre technologie propriétaire MIMO-over-copper alimente une structure de mémoire IA basée sur des chiplets à haute performance qui est à la fois évolutive et économe en énergie. Contrairement aux interconnexions traditionnelles, notre solution réduit considérablement la consommation d'énergie tout en préservant une bande passante élevée et une latence ultra-faible — débloquant une efficacité sans précédent pour l'entraînement et l'inférence de l'IA à grande échelle.

Intitulé du poste : Advanced R&D - Physical Design Engineer

Lieu : Lausanne, Switzerland

L'ingénieur en Physical Design (PD) traduit les conceptions numériques d'IP de communication à haute vitesse en layouts physiques GDSII pour les nœuds FinFET avancés. Vous ferez le pont avec la conception logique, en prenant en charge l'implémentation du bloc au chip, de la netlist au sign-off physique final, en garantissant que les objectifs PPA (Power, Performance, and Area) sont atteints.

Objectif clé immédiat :
Piloter l'implémentation physique au niveau du bloc — couvrant la synthèse, les contraintes SDC, le floorplanning, le placement, le CTS et le routage — en respectant des objectifs stricts de fréquence, de surface et de puissance.
Exécuter la fermeture temporelle (timing closure) à travers de multiples coins et modes (MCMM) en utilisant l'analyse temporelle statique (STA) et en générant des ECO ciblés.
Piloter la clôture complète de la vérification physique (physical verification closure sign-off) dans les technologies FinFET submicroniques profondes.

Responsabilité :
Prendre en charge la synthèse de blocs, le floorplanning, l'optimisation du placement, le CTS et le routage.
Développer et affiner les contraintes SDC pour s'assurer que l'intention de conception correspond à la réalisation physique.
Collaborer avec l'équipe de conception numérique pour résoudre les goulots d'étranglement logiques ou architecturaux affectant la convergence P&R.
Générer des rapports d'avancement, documenter les flux d'implémentation et préparer les dossiers de sign-off pour le tape-out.

Expérience requise :
Plus de 5 ans d'expérience pratique en physical design axée sur la synthèse, les contraintes SDC, le CTS et le place and route pour les systèmes à haute vitesse.
Solide bagage technique dans les effets physiques CMOS/FinFET submicroniques profonds, la diaphonie (crosstalk) et la conception de réseaux d'horloge à haute fréquence.
Expérience avérée dans la prise en charge de blocs complexes de la netlist jusqu'à une implémentation physique réussie.
Expérience directe avec les techniques d'implémentation avancées à faible consommation (UPF, power gating).
Expérience de tape-out confirmée dans des nœuds FinFET avancés (par exemple, 7nm, 5nm ou 3nm).
Expérience de la gestion de l'assemblage hiérarchique complexe block-to-chip, du placement des broches et des contraintes de routage de haut niveau.

Compétences requises :
Maîtrise experte des outils d'implémentation et de sign-off standards de l'industrie (par exemple, Cadence Genus/Innovus/Tempus ou Synopsys Design Compiler/ICC2/PrimeTime, et Calibre).
Compréhension approfondie de la création de SDC et de la gestion temporelle MCMM.
Solides compétences en scripting (Tcl, Python) pour l'automatisation des flux et l'analyse des données de conception.
Esprit analytique pour déboguer les problèmes de congestion de routage et les violations temporelles complexes.
Autonome avec un fort sens des responsabilités ; communicateur efficace et esprit d'équipe.

Éducation requise :
Master ou Ph.D. en E.E., Communications ou autres domaines pertinents

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