Analog Layout Engineer (Lead)

CDI zu 100% sofort oder nach Vereinbarung.

Postulation uniquement en ligne - merci de mentionner sous source (ORP)

Bei Kandou definieren wir die Wirtschaftlichkeit von KI-Infrastrukturen neu. Unsere Mission ist es, KI zu demokratisieren, indem wir die Gesamtbetriebskosten (TCO) von Hardwaresystemen erheblich reduzieren – eine kritische Barriere für eine skalierbare Einführung.

Unsere proprietäre MIMO-over-copper Technologie treibt ein hochleistungsfähiges, Chiplet-basiertes KI-Speicher-Fabric an, das sowohl skalierbar als auch energieeffizient ist. Im Gegensatz zu herkömmlichen Interconnects reduziert unsere Lösung den Stromverbrauch erheblich und bewahrt gleichzeitig eine hohe Bandbreite und extrem niedrige Latenz – was eine beispiellose Effizienz für das KI-Training und die Inferenz in großem Maßstab ermöglicht.

Die Architektur von Kandou ist nicht nur eine inkrementelle Verbesserung – sie ist ein grundlegender Wandel in der Art und Weise, wie KI-Hardware für die Zukunft gebaut wird.

Jobtitel: Analog Layout Engineer (Lead)

Verantwortung:
Position im Custom Layout und der Verifizierung von analogen Schaltungen, Zellen, Blöcken und IP für Multi-Gigabit Hochgeschwindigkeits-Chip-to-Chip-Kommunikationsverbindungen (SerDes bis zu und über 28Gb/s und/oder Memory IO) in fortschrittlichen Halbleitertechnologieknoten
Layout und Verifizierung von sehr schnellen analogen Schaltungen
Enger Austausch mit dem Design-Team, um Anforderungen zu verstehen und Lösungen zu implementieren
Unterstützung der IP- und Chip-Level-Integration
Unterstützung und Interaktion mit Kunden bezüglich Anforderungen und IP-Lieferung
Einblick in Flip-Chip-Package-Technologien

Erfahrung:
Erfahrung im Custom Analog Layout von Schaltungen und Blöcken für Multi-Gigabit-Seriendatenverbindungs-Transceiver oder HF/RF-Schaltungen zwingend erforderlich
Expertise im Layout von Hochgeschwindigkeits-/Hochfrequenzschaltungen wie Verstärkern, Oszillatoren, Phase-Locked Loops, Delay-Locked Loops und anderen grundlegenden Bausteinen wie Biasing, Puffern, Reglern, Filtern, Datenumwandlern usw. zwingend erforderlich
Verständnis von Layout-Ansätzen und Techniken für Hochgeschwindigkeits-Schaltungen, Matching-Constraints, Minimierung von Parasitären Elementen, Power Grids und ESD-Anforderungen
Erfahrung mit modernen Halbleiterprozesstechnologien einschließlich 28nm, 14/16nm, 7nm
Anwender von EDA-Tools für Design und Verifizierung wie Cadence Virtuoso, Spectre/HSpice, Calibre/PVS DRC/LVS, Extraktion und Modellierung parasitärer Elemente, EM und IR-Drop, ESD usw.

Fähigkeiten:
Eigenmotiviert, mit ausgeprägtem Verantwortungsbewusstsein. Kommunikationsstark und teamfähig
Verwaltung von Arbeitsbelastung und Zeitplänen sowie Berichterstattung an das interne Management-Team
Hintergrund in Halbleiterphysik

ausbildung:
Abschluss in E.E.